MẠCH OCL-LDO CÔNG SUẤT THẤP TÍCH HỢP MẠCH BGR  TRÊN CÔNG NGHỆ CMOS 180 nm

Nguyễn Hữu Thọ; Mai Thanh Hải; Nguyễn Lê Vân; Lê Thị Luận

doi:10.34238/tnu-jst.14997

MẠCH OCL-LDO CÔNG SUẤT THẤP TÍCH HỢP MẠCH BGR TRÊN CÔNG NGHỆ CMOS 180 nm

Thông tin bài báo

Ngày nhận bài: 09/03/26 Ngày hoàn thiện: 28/05/26 Ngày đăng: 29/05/26

Các tác giả

1. Nguyễn Hữu Thọ , Học viện Kỹ thuật quân sự
2. Mai Thanh Hải, Học viện Kỹ thuật quân sự
3. Nguyễn Lê Vân, Học viện Kỹ thuật quân sự
4. Lê Thị Luận, Viện Khoa học và Công nghệ quân sự

Tóm tắt

Bài báo này đề xuất thiết kế mạch ổn áp điện áp rơi thấp không sử dụng tụ điện lớn ngoài chip (Output Capacitorless - Low-Dropout Regulator: OCL-LDO) ứng dụng cho các thiết bị di động và các hệ thống tất cả trên một chip. Mạch OCL-LDO đề xuất sử dụng kỹ thuật phân áp dòng thay cho phân áp điện áp truyền thống để giảm công suất tiêu thụ. Bên cạnh đó, mạch tạo điện áp tham chiếu ổn định (Bandgap Reference: BGR) được thiết kế trong mạch LDO để tăng khả năng tích hợp cho chip. Độ ổn định của mạch được cải thiện thông qua kỹ thuật bù tần số sử dụng tụ Miller. Mạch OCL-LDO được thiết kế và mô phỏng trên công nghệ CMOS 180 nm. Kết quả mô phỏng cho thấy mạch OCL-LDO có thể điều khiển dòng tải lên tới 200 mA trong khi chỉ tiêu thụ 5,68 μA dòng tĩnh. Mạch ổn áp tạo ra điện áp ổn định 1,2 V trong một dải rộng điện áp đầu vào từ 1,4 V đến 3,3 V. Độ ổn định của điện áp đầu ra qua sự thay đổi của điện áp đầu vào (line regulation) và dòng tải (load regulation) của mạch LDO đạt được lần lượt là 7,15 mV/V và 0,044 mV/mA.

Từ khóa

Mạch ổn áp điện áp rơi thấp; Mạch tạo điện áp tham chiếu ổn định; Không có tụ điện tại đầu ra; Dòng tiêu thụ tĩnh nhỏ; Điều khiển tải đầu ra lớn

Toàn văn:

PDF

Tài liệu tham khảo

[1] K. O. Htet, R. Ghannam, Q. H. Abbasi, and H. Heidari, “Power management using photovoltaic cells for implantable devices,” IEEE Access, vol. 6, pp. 42156-42164, Aug. 2018.

[2] K. O. Htet, H. Fan, and H. Heidari, “Switched capacitor dc-dc converter for miniaturised wearable systems,” in 2018 IEEE International Symposium on Circuits and Systems (ISCAS), May 2018, pp. 1-5.

[3] Y. Huang, Y. Lu, F. Maloberti, and R. P. Martins, “Nano-ampere low-dropout regulator designs for IoT devices,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 65, no. 11, pp. 4017-4026, Nov. 2018.

[4] S. Bu, J. Guo, and K. N. Leung, “A 200-ps-response-time output-capacitorless low-dropout regulator with unity-gain bandwidth >100 MHz in 130-nm CMOS,” IEEE Transactions On Power Electronics, vol. 33, no. 4, pp. 3232-3246, Apr. 2018.

[5] L. Wang et al., "A 0.73-to-1.71 V capacitor-less low-noise low-dropout regulator in 28-nm CMOS," in 2022 IEEE International Symposium on Circuits and Systems (ISCAS), 2022, pp. 1910-1913.

[6] X. Fu et al., “A high-speed capacitor less LDO with multi-loop fast feedback and bandwidth enhancement control,” in IEEE International Symposium on Circuits and Systems (ISCAS), Monterey, CA, USA, May 21-25, 2023, doi: 10.1109/ISCAS46773.2023.10181422.

[7] T. L. Nguyen, “A 551-ns settling time output capacitor-less LDO with protection circuits,” TNU Journal of Science and Technology, vol. 229, no. 06, pp. 259-268, May 2024.

[8] Y. Xie et al., “A fast-transient capacitorless LDO with slew rate enhancement and fast power-on startup path,” in International Conference on Microelectronics (ICM), Doha, Qatar, Dec. 14-17, 2024, doi: 10.1109/ICM63406.2024.10815710.

[9] S. Chong and P. K. Chan, “A 0.9-µA quiescent current output-capacitorless LDO regulator with adaptive power transistors in 65-nm CMOS,” IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 60, no. 4, pp. 1072-1081, Apr. 2013.

[10] Y.-C. Tan et al., "A 30-mA compensation-free output-capacitorless analog LDO with hybrid adaptive biasing," IEEE Transactions On Power Electronics, vol. 40, no. 8, pp. 11182-11196, August 2025.

[11] T. Nagateja et al., “A low-voltage multistage output capacitor-less LDO using dynamic transient enhancement technique for SoC applications,” IEEE Access, vol. 13, pp. 194982-194994, Nov. 2025.

[12] J. K. Mukre et al., “A high gain 0.0831µV/mA load regulated capacitorless LDO with fast loop and nested miller compensation (NMC),” in International Conference on Electronics, Information, and Communication (ICEIC), Osaka, Japan, January 19-22, 2025, doi: 10.1109/ICEIC64972.2025. 10879737.

[13] S.-K. Kao et al., “A fast-transient output-capacitor-less low-dropout regulator with-direct-coupled slew rate enhancement,” IEEE Access, vol. 12, pp. 66539-66555, May 2024.

[14] K. Shin, D. Jee, and D. Jeon, "A 65nm 0.6-1.2V low-dropout regulator using voltage-difference-to time converter with direct output feedback," IEEE Trans. Circuits Syst. II: Express Briefs, vol. 68, no. 1, pp. 67-71, Jan. 2021.

[15] R. J. Baker, CMOS Circuit Design, Layout, and Simulation, John Wiley & Sons, Inc., Hoboken, New Jersey, 2010.

[16] A. Martin, “Cadence Design Environment,” Tutorial Topic, Klipsch School of Electrical and Computer Engineering, New Mexico State University, Oct. 2002.

[17] J. Torres et al., "Low drop-out voltage regulators: capacitor-less architecture comparison," IEEE Circuits and Systems Magazine, vol. 14, no. 2, pp. 6-26, May 2014.

[18] X. Ming et al., "A fast-transient capacitor-less LDO with dual paths active-frequency compensation scheme," IEEE Transactions on Power Electronics, vol. 37, no. 9, pp. 10332-10347, April 2022.

DOI: https://doi.org/10.34238/tnu-jst.14997

Các bài báo tham chiếu

Hiện tại không có bài báo tham chiếu



Ghi nhớ