KỸ THUẬT CLOCK GATING CHỈNH TINH CHO MẠCH NHÂN ĐƯỜNG ỐNG 32 BIT TIẾT KIỆM CÔNG SUẤT TRONG CHẾ ĐỘ TÍCH CỰC

Võ Minh Huân; Phạm Văn Khoa

doi:10.34238/tnu-jst.9321

KỸ THUẬT CLOCK GATING CHỈNH TINH CHO MẠCH NHÂN ĐƯỜNG ỐNG 32 BIT TIẾT KIỆM CÔNG SUẤT TRONG CHẾ ĐỘ TÍCH CỰC

Thông tin bài báo

Ngày nhận bài: 30/11/23 Ngày hoàn thiện: 22/03/24 Ngày đăng: 22/03/24

Các tác giả

1. Võ Minh Huân , Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh
2. Phạm Văn Khoa, Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh

Tóm tắt

Thông thường, tín hiệu cho phép clock gating được tạo dựa trên clock gating chỉnh thô ở đó tín hiệu cho phép clock được tạo tại mức hệ thống. Nghiên cứu này đề xuất clock gating chỉnh tinh ở đó tín hiệu cho phép clock gating được tạo ra tại mức khối. Tín hiệu cho phép clock gating được tự tạo dựa trên kỹ thuật nhìn trước về khả năng clock gint được áp dụng cho mạch nhân đường ống 32 bit. Mạch nhân theo đường ống chia quá trình nhân thành nhiều giai đoạn, trong đó mỗi giai đoạn thực hiện một phần nhỏ của mạch nhân. Tín hiệu cho phép clock gating được tự tạo từ mỗi giai đoạn đường ống, tín hiệu này có thể được nhìn thấy trước để tắt clock đến flipflop. Mạch nhân đường ống nhìn thấy trước clock gating (LACG) 32 bit dùng kỹ thuật chỉnh tinh được đề xuất cho thấy khả năng tiết kiệm điện năng tiêu thụ một cách hiệu quả so với mạch nhân theo đường ống 32 bit thông thường dùng kỹ thuật chỉnh thô. Nghiên cứu chứng minh kết quả trên bộ cộng đường ống 32 bit và mạch nhân đường ống 32 bit về mức tiêu thụ điện năng, diện tích sử dụng và chức năng. Testbench được thực hiện bởi năm trường hợp kiểm tra khác nhau. Kết quả mô phỏng cho thấy mạch nhân được đề xuất tiết kiệm điện năng tiêu thụ lên tới 13,2% trong trường hợp thử nghiệm ngõ vào ngẫu nhiên so với mạch nhân thông thường. Tuy nhiên, mạch nhân được đề xuất vẫn có nhiều chi phí diện tích sử dụng hơn mạch nhân theo đường ống thông thường.

Từ khóa

Chỉnh thô; Chỉnh tinh; Clock gating nhìn thấy trước; Bộ nhân; Kỹ thuật đường ống

Toàn văn:

PDF (English)

Tài liệu tham khảo

[1] G. Cometta and J. Cortadella, "Asynchronous multipliers with variable-delay counters," ICECS 2001. 8th IEEE International Conference on Electronics, Circuits and Systems (Cat. No.01EX483), Malta, 2001, vol.2, pp. 701-705, doi: 10.1109/ICECS.2001.957572.

[2] N. Kandasamy, N. Telagam, and C. Devisupraja, “Design of a Low-Power ALU and Synchronous Counter Using Clock Gating Technique,” in Advanced Computing and Intelligent Engineering, Springer, Singapore, 2018, vol. 564, doi: 10.1007/978-981-10-6875-1_50.

[3]. R. Rathod, P. Ramesh, P. S. Zele, and K. Y. Annapurna, "Implementation of 32-Bit Complex Floating Point Multiplier Using Vedic Multiplier, Array Multiplier and Combined integer and floating point Multiplier (CIFM)," 2020 IEEE International Conference for Innovation in Technology (INOCON), Bangluru, India, 2020, pp. 1-5, doi: 10.1109/INOCON50539.2020.9298363.

[4] T. Mendez and S. G. Nayak, “Design of a Low-power Computational Unit using a Pipelined Vedic Multiplier,” 2023 International Conference for Advancement in Technology (ICONAT), 2023, pp. 1-6.

[5] S. Verma, A. A. Angelina, and V. S. K. Bhaaskaran, "Multiphase pipelining in domino logic ALU," 2017 International Conference on Nextgen Electronic Technologies: Silicon to Software (ICNETS2), Chennai, India, 2017, pp. 309-315, doi: 10.1109/ICNETS2.2017.8067952.

[6] Z. Pei, L. Shang, S. Jung, and C. Pan, "Deep Pipeline Circuit for Low-Power Spintronic Devices”, IEEE Transactions on Electron Devices, vol. 68, no. 4, pp. 1962-1968, April 2021, doi: 10.1109/TED.2021.3059601.

[7] S. Yoshikawa, S. Sannomiya, M. Iwata, and H. Nishikawa, "Pipeline Stage Level Simulation Method for Self-Timed Data-Driven Processor on FPGA," 2020 8th International Electrical Engineering Congress (iEECON), Chiang Mai, Thailand, 2020, pp. 1-5, doi: 10.1109/iEECON48109.2020.229515.

[8] Z. Xia, M. Hariyama, and M. Kameyama, “Asynchronous Domino Logic Pipeline Design Based on Constructed Critical Data Path,” IEEE Transactions on Very Large Scale Integration (VLSI) systems, vol. 23, no. 4, pp. 619-630, April 2015.

[9] R. Pal, J. Ghosh, and A. Saha, "Novel Self-Pipelining Strategy for Efficient Multiplication," 2019 Devices for Integrated Circuit (DevIC), Kalyani, India, 2019, pp. 298-301, doi: 10.1109/DEVIC.2019.8783651.

[10] P. Sahu and S. K. Agrahari, “Comparative Analysis of Different Clock Gating Techniques,” 5th IEEE International Conference on Recent Advances and Innovations in Engineering (ICRAIE), 2020, pp. 1-6.

[11] S. Chindhu and N. Shanmugasundaram, "Clock Gating Techniques: An Overview," 2018 Conference on Emerging Devices and Smart Systems (ICEDSS), Tiruchengode, India, 2018, pp. 217-221, doi: 10.1109/ICEDSS.2018.8544281.

[12] R. J. -H. Sung and D. G. Elliott, "Clock-Logic Domino Circuits for High-Speed and Energy-Efficient Microprocessor Pipelines," IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 54, no. 5, pp. 460-464, May 2007, doi: 10.1109/TCSII.2007.892212.

[13] S. Wimer and A. Albahari, “A Look-Ahead Clock Gating Based on Auto-Gated Flip-Flops,” IEEE Transactions on circuits and systems-i: Regular papers, vol. 61, no. 5, pp. 1465-1472, May 2014.

[14] M. B. Junghare and A. S. Shinde, “A Clock Gating Technique Using Auto Gated Flip Flop for Look Ahead Clock Gating,” International Journal of Science and Research (IJSR), vol. 4, no. 7, pp. 1465-1472, July 2015.

[15] R. Manjith and C. Muthukumari, “Dynamic Power Reduction in Sequential Circuits Using Look Ahead Clock Gating Technique,” World Academy of Science, Engineering and Technology International Journal of Electronics and Communication Engineering, vol. 9, no. 2, pp. 252-258, 2015.

[16] M. H. Vo, “Fine-tuned Clock gating technique reducing application dynamic power consumption in ping pong game,” (in Vietnamese), LQDTU Journal of Science & Technique - Section on Information and Communication Technology, no. 11, pp. 64 – 70, April 2018.

DOI: https://doi.org/10.34238/tnu-jst.9321

Các bài báo tham chiếu

Hiện tại không có bài báo tham chiếu



Ghi nhớ