Chia sẻ bài báo qua Email MẠCH TẠO ĐIỆN ÁP THAM CHIẾU ỔN ĐỊNH ĐẠT ĐƯỢC 6.8 ppm/oC TRÊN CÔNG NGHỆ CMOS 180 nm
Thông tin bài báo
Ngày nhận bài: 04/08/22 Ngày hoàn thiện: 19/08/22 Ngày đăng: 19/08/22Các tác giả
1. Nguyễn Thị Thảo, Viện Khoa học và Công nghệ Quân sự2. Nguyễn Hữu Thọ
, Học viện Kỹ thuật Quân sự
Tóm tắt
Bài báo này trình bày về thiết kế mạch tạo điện áp tham chiếu ổn định (Bandgap Voltage Reference: BGR) không phụ thuộc vào sự thay đổi của quy trình công nghệ, nhiệt độ và điện áp nguồn cung cấp (Process, Temperature, Voltage: PVT) ứng dụng cho các mạch điện tử yêu cầu điện áp tham chiếu có độ chính xác cao tích hợp trên chip. Mạch BGR đề xuất đạt được hệ số nhiệt độ (Temperature Coefficient: TC) thấp bằng cách kết hợp sử dụng mạch khuếch đại thuật toán (Operational Amplifier: OPA) có hệ số khuếch đại cao và kỹ thuật điều chỉnh điện áp đầu ra. Ngoài ra, mạch OPA được thiết kế với mạch phân áp cho các bóng bán dẫn nằm bên trong mạch nên tăng khả năng tích hợp trên chip. Mạch BGR với kỹ thuật điều chỉnh điện áp đầu ra đề xuất được thiết kế trên công nghệ CMOS 180 nm. Kết quả mô phỏng thể hiện mạch tạo ra điện áp tham chiếu ổn định 0,6 V và tiêu thụ công suất 54,36 µW với điện áp nguồn cung cấp 1,8 V. Hệ số nhiệt độ trung bình đạt được là 6,8 ppm/oC cho khoảng nhiệt độ rộng từ -40oC đến 125oC và chất lượng điều chỉnh tuyến tính là 0,12 %/V. Tỷ số loại bỏ tạp âm nguồn cung cấp tại 1 kHz, 100 kHz và 1 MHz tương ứng là 51,3 dB, 32,4 dB và 20,1 dB.
Từ khóa
Toàn văn:
PDFTài liệu tham khảo
[1] Y. Osaki, T. Hirose, N. Kuroki, and M. Numa, “1.2-V supply, 100-nW, 1.09-V bandgap and 0.7-V supply, 52.5-nW, 0.55-V subbandgap reference circuits for nanowatt CMOS LSIs,” IEEE J. Solid-State Circuits, vol. 48, no. 6, pp. 1530–1538, Jun. 2013.
[2] S. K. Koh and L. Lee, “Low Power CMOS Bandgap Reference Circuit,” in IEEE Student Conference on Research and Development, Penang, Malaysia, 2014.
[3] K. K. Lee, T. S. Lande, and P. T. Häfliger, “A sub-μW bandgap reference circuit with an inherent curvature-compensation property,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 62, no. 1, pp. 1–9, Jan. 2015.
[4] A. Shrivastava, N. E. Roberts, D. D. Wentzloff, B. H. Calhoun, and K. Craig, “A 32 nW bandgap reference voltage operational from 0.5 V supply for ultra-low power systems,” in IEEE ISSCC Dig. Tech. Papers, Feb. 2015, pp. 94–95.
[5] Y. Nigam, R. Pandey, and N. Pandey, “Curvature Compensated TIA based BGR,” in 4th International Conference on Signal Processing and Integrated Networks (SPIN), India, 2017.
[6] A. C. de Oliveira, D. Cordova, H. Klimach, and S. Bampi, “Picowatt, 0.45–0.6 V self-biased subthreshold CMOS voltage reference,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 64, no. 12, pp. 3036-3046, 2017.
[7] J. Lin, L. Wang, C. Zhan, and Y. Lu, “A 1-nW Ultra-Low Voltage Sub-threshold CMOS Voltage Reference With 0.0154%/V Line Sensitivity,” IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 66, no. 10, pp. 1653-1657, 2019.
[8] S. Wang and P. K. T. Mok, "An 18-nA Ultra-Low-Current Resistor-Less Bandgap Reference for 2.8 V–4.5 V High Voltage Supply LiIon-Battery-Based LSIs," IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 67, no. 11, pp. 2382-2386, Nov. 2020.
[9] R. Wang, W. Lu, M. Zhao, Y. Niu, Z. Liu, Y. Zhang, and Z. Chen, “A Sub-1ppm/°C Current-Mode CMOS Bandgap Reference With Piecewise Curvature Compensation,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 65, no. 3, pp. 904-913, March, 2018.
[10] J.-H. Boo, K.-I. Cho, H.-J. Kim, J.-G. Lim, Y.-S. Kwak, S.-H. Lee, and G.-C. Ahn, “A Single-Trim Switched Capacitor CMOS Bandgap Reference With a 3σ Inaccuracy of +0.02%, -0.12% for Battery-Monitoring Applications,” IEEE Journal of Solid-State Circuits, vol. 56, no. 4, pp. 1197-1206, April 2021.
[11] L. Wang, C. Zhan, J. Lin, S. Zhao, and N. Zhang, “A 0.9-V 22.7-ppm/ºC Sub-Bandgap Voltage Reference with Single BJT and Two Resistors,” in IEEE International Symposium on Circuits and Systems (ISCAS), Korea, 2021.
[12] B. Ma and F. Yu, “A Novel 1.2–V 4.5-ppm/°C Curvature-Compensated CMOS Bandgap Reference,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 61, no. 4, pp. 1026-1035, April, 2014.
[13] X. Liu, S. Liang, W. Liu, and P. Sun, “A 2.5 ppm/◦C voltage reference combining traditional BGR and ZTC MOSFET high-order curvature compensation,” IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 68, no. 4, pp. 1093-1097, April, 2021.
[14] M. K. Adimulam and K. K. Movva, “A low power CMOS current mode bandgap reference circuit with low temperature coefficient of output voltage,” in Microelectronics and Electronics (PrimeAsia), India, 2012, pp. 144-149.
[15] R. J. Baker, CMOS Circuit Design, Layout, and Simulation, John Wiley & Sons, Inc., Hoboken, New Jersey, 2010.
[16] A. Martin, Cadence Design Environment, New Mexico State University, Oct. 2002.
DOI: https://doi.org/10.34238/tnu-jst.6326
Các bài báo tham chiếu
- Hiện tại không có bài báo tham chiếu