MẠCH CDR DẢI RỘNG TRÊN CÔNG NGHỆ CMOS 28 nm  VỚI THỜI GIAN BÁM TẦN SỐ CỰC ĐẠI 0,9 μs

Nguyễn Hữu Thọ; Mai Thanh Hải; Lê Tiến Hưng; Nguyễn Thành

doi:10.34238/tnu-jst.12083

MẠCH CDR DẢI RỘNG TRÊN CÔNG NGHỆ CMOS 28 nm VỚI THỜI GIAN BÁM TẦN SỐ CỰC ĐẠI 0,9 μs

Thông tin bài báo

Ngày nhận bài: 18/02/25 Ngày hoàn thiện: 28/03/24 Ngày đăng: 04/04/25

Các tác giả

1. Nguyễn Hữu Thọ , Trường Đại học Kỹ thuật Lê Quý Đôn
2. Mai Thanh Hải, Trường Đại học Kỹ thuật Lê Quý Đôn
3. Lê Tiến Hưng, Trường Đại học Kỹ thuật Lê Quý Đôn
4. Nguyễn Thành, Trường Đại học Kỹ thuật Lê Quý Đôn

Tóm tắt

Bài báo này đề xuất thiết kế mạch khôi phục dữ liệu và xung đồng hồ (Clock and Data Recovery: CDR) bán tốc dải rộng, không sử dụng tần số tham chiếu cho các ứng dụng thông tin nối tiếp tốc độ cao. Mạch CDR đề xuất sử dụng kiến trúc vòng kép với vòng bám tần số được thực hiện theo hai bước thô và tinh để đạt được khoảng bám tần số không giới hạn. Bên cạnh đó, mạch phát hiện tần số đề xuất cấm xung DN_F, mở rộng xung UP_F trong xử lý bám tăng tần số và cấm xung UP_F, mở rộng xung DN_F trong xử lý bám giảm tần số để giảm thời gian bám tần số theo cả hai hướng. Mạch CDR dải rộng được thiết kế và mô phỏng trên công nghệ CMOS 28 nm. Kết quả mô phỏng cho thấy mạch CDR làm việc tốt với dải tốc độ dữ liệu đầu vào rộng từ 1 Gb/s đến 11,2 Gb/s. Mạch CDR tiêu thụ công suất 42,6 mW tại tốc độ dữ liệu 11,2 Gb/s với nguồn cung cấp 1 V. Mạch CDR có thời gian bám tần số ngắn, bằng 0,54 và 0,9 khi bám lên tần số cực đại và bám xuống tần số cực tiểu, và chất lượng jitter của xung đồng hồ và dữ liệu khôi phục tại 11,2 Gb/s lần lượt là 1,68 ps và 1,79 ps.

Từ khóa

Mạch khôi phục dữ liệu và xung đông hồ (CDR); Dải rộng; CDR không sử dụng tần số tham chiếu; Bám tần số theo hai bước; Thời gian bám tần số ngắn

Toàn văn:

PDF

Tài liệu tham khảo

[1] A. Amirkhany, "Basics of Clock and Data Recovery Circuits: Exploring High-Speed Serial Links," IEEE Solid-State Circuits Magazine, vol. 12, no. 01, pp. 25-38, Jan. 2020.

[2] L. Rodoni, A. Huber, et al., "A 5.75 to 44 Gb/s Quarter Rate CDR With Data Rate Selection in 90 nm Bulk CMOS," IEEE J. Solid-State Circuits, vol. 44, no. 7, pp. 1927-1941, Jul. 2009.

[3] J. C. Seo, J. Y. Jang, et al., "A 1.62/2.7/5.4 Gbps Clock and Data Recovery Circuit for DisplayPort 1.2 with a single VCO," IEEE J. Semiconductor Technology and Science, vol. 13, no. 3, pp. 185-192, Jun. 2013.

[4] W. Rahman et al., "A 22.5-to-32-Gb/s 3.2-pJ/b Referenceless Baud-Rate Digital CDR With DFE and CTLE in 28-nm CMOS," IEEE J. Solid-State Circuits, vol. 52, no. 12, pp. 3517-3531, Dec. 2017.

[5] Y. Jung et al., “A 16-30Gb/s 1.03pJ/b Referenceless Baud-Rate CDR with Integrated Pattern Decoding Technique for Fast Frequency Acquisition,” in IEEE Asian Solid-State Circuits Conference (A-SSCC), Japan, November 18-21, 2024.

[6] C. Yu, E. Sa, S. Jin, H. Park, J. Shin, and J. Burm, "A 6.5-12.5-Gb/s Half-Rate Single-Loop All-Digital Referenceless CDR in 28-nm CMOS," IEEE Journal of Solid-State Circuits, vol. 55, no. 10, pp. 2831-2841, Oct. 2020.

[7] K. Park et al., "A 4–20-Gb/s 1.87-pJ/b Continuous-Rate Digital CDR Circuit With Unlimited Frequency Acquisition Capability in 65-nm CMOS," IEEE Journal of Solid-State Circuits, vol. 56, no. 5, pp. 1597-1607, May 2021.

[8] M. Al-Shyoukh, H. Lee, and R. Perez, “1.4-8 Gb/s Low Power Quarter-rate Single-Loop Referenceless CDR with Unlimited Capture Range,” IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 71, no. 9, pp. 4061-4065, March 2024.

[9] R. Inti et al., “A 0.5-to-2.5 Gb/s Reference-Less Half-Rate Digital CDR With Unlimited Frequency Acquisition Range and Improved Input Duty-Cycle Error Tolerance,” IEEE J. Solid-State Circuits, vol. 46, no. 12, pp. 3150-3162, Dec. 2011.

[10] W. Chen, Y. Yao, and S. Liu, “A 10.4-16-Gb/s Reference-Less Baud-Rate Digital CDR With One-Tap DFE Using a Wide-Range FD,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 68, no. 11, pp. 4566-4575, Nov. 2021.

[11] Y. S. Yao, C. C. Huang, and S. I. Liu, “A Wide-Range FD for Referenceless Baud-Rate CDR Circuits,” IEEE Trans. Circuits and Systems-II: Express Briefs, vol. 69, no. 1, pp. 60-64, Jan. 2022.

[12] N. H. Tho, H. J. Lee, T. J. An, and J.-K. Kang, “A 0.32 - 2.7 Gb/s Reference-less Continuous-rate Clock and Data Recovery Circuit with Unrestricted and Fast Frequency Acquisition,” IEEE Trans. Circuits and Systems-II: Express Briefs, vol. 68, no. 7, pp. 2347-2351, July 2021.

[13] M. H. Pham, T. Q. Nguyen, and H. T. Nguyen, “Wide-band Clock and Data Recovery Circuit with UP Pulse Selector,” Journal of Science and Technology on Information and Communications, vol. 2, no. 1, pp. 42-48, Aug. 2021.

[14] H. T. Nguyen, T. H. Mai, and T. Q. Nguyen, "A 1 – 11.2 Gb/s Referenceless Continuous-Rate CDR with Fast Frequency Acquisition," in International Conference on Green and Human Information Technology, Viet Nam, Jan. 23-25, 2024, pp. 129-132.

[15] T. Q. Nguyen et al., “A Improved Loss of Lock Detector for Wide-band CDR in 28nm CMOS PROCESS,” in REV-ECIT, Ha Noi, Viet Nam, Dec. 2023, pp. 455-458.

[16] B. Razavi, Design of Integrated Circuits for Optical Communication Systems, McGraw-Hill, New York, 2016.

[17] A. Martin, Cadence Design Environment, New Mexico State University, Oct. 2002.

DOI: https://doi.org/10.34238/tnu-jst.12083

Các bài báo tham chiếu

Hiện tại không có bài báo tham chiếu



Ghi nhớ